Chiplet：延續摩爾定律概念股的新技術，在摩爾定律日趨放緩的當下，有望延續摩爾定律的“經濟效益”。Chiplet 又稱芯粒或者小芯片，它是將一類滿足特定功能的die（裸片），通過die-to-die 內部互聯技術實現多個模塊芯片與底層基礎芯片封裝在一起，形成一個系統芯片，以實現一種新形式的IP 復用。目前，主流系統級單芯片（SoC）都是將多個負責不同類型計算任務的計算單元，通過光刻的形式制作到同一塊晶圓上。比如，目前旗艦級的智能手機概念股的SoC 芯片上，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem 等眾多的不同功能的計算單元，以及諸多的接口IP，其追求的是高度的集成化，利用先進制程對于所有的單元進行全面的提升。而Chiplet 則與之相反，它是將原本一塊復雜的SoC 芯片，從設計時就先按照不同的計算單元或功能單元對其進行分解，然后每個單元選擇最適合的半導體制程工藝進行分別制造，再通過先進封裝技術龍頭股將各個單元彼此互聯，最終集成封裝為一個系統級芯片組。隨著芯片制程的演進，由于設計實現難度更高，流程更加復雜，芯片全流程設計成本大幅增加，“摩爾定律”日趨放緩。在此背景下，Chiplet 被業界寄予厚望，或將從另一個維度來延續摩爾定律的“經濟效益”。

 

    Chiplet 可以大幅提高大型芯片的良率。近年來，隨著高性能計算、AI 等方面的巨大運算需求，集成更多功能單元和更大的片上存儲使得芯片不僅晶體管數量暴增，芯片面積也急劇增大。芯片良率與芯片面積有關，隨著芯片面積的增大而下降。一片晶圓能切割出的大芯片數量較少，而一個微小缺陷則可能直接使一顆大芯片報廢。

 

    Chiplet 可將單一die 面積做小以確保良率，并用高級封裝技術把不同的芯粒集成在一起。

 

    Chiplet 有利于降低設計的復雜度和設計成本。Chiplet 芯片一般采用先進的封裝工藝，將小芯片組合代替形成一個大的單片芯片。利用小芯片（具有相對低的面積開銷）的低工藝和高良率可以獲得有效降低成本開銷。除芯片流片制造成本外，研發成本也逐漸占據芯片成本的重要組成部分，通過采用已知合格裸片進行組合，可以有效縮短芯片的研發周期及節省研發投入。同時Chiplet 芯片通常集成應用較為廣泛和成熟的芯片裸片，可以有效降低了Chiplet 芯片的研制風險，從而減少重新流片及封裝的次數，有效節省成本。

 

    Chiplet 有望降低芯片制造的成本。SoC 中具有不同計算單元，以及SRAM、I/O 接口、模擬或數模混合元件等。除了邏輯計算單元以外，其他元件并不依賴先進制程也通常能夠發揮很好的性能。所以，將SoC 進行Chiplet 化之后，不同的芯粒可以根據需要來選擇合適的工藝制程分開制造，然后再通過先進封裝技術進行組裝，不需要全部都采用先進的制程在一塊晶圓上進行一體化制造，這樣可以極大的降低芯片的制造成本。以AMD 為例，AMD 第二代EPYC 服務器處理器Ryzen 采用小芯片設計，將先進的臺積電7nm 工藝制造的CPU 模塊與更成熟的格羅方德12/14nm工藝制造的I/O 模塊組合，7nm 可滿足高算力的需求，12/14nm 則降低了制造成本。

 

    全球半導體芯片巨廠紛紛布局Chiplet，Chiplet 未來市場空間廣闊。AMD、臺積電、英特爾、英偉達等芯片巨頭廠商嗅到了這個領域的市場機遇，近年來開始紛紛入局Chiplet。AMD 最新幾代產品都極大受益于“SiP + Chiplet”的異構系統集成模式；另外，近日蘋果最新發布的M1 Ultra 芯片也通過定制的UltraFusion 封裝架構實現了超強的性能和功能水平，包括2.5TB/s 的處理器間帶寬。在學術界，美國加州大學、喬治亞理工大學以及歐洲的研究機構近年也逐漸開始針對Chiplet 技術涉及到 的互連接口、封裝以及應用等問題開始展開研究。據Omdia 報告，預計到2024年，Chiplet 市場規模將達到58 億美元，2035 年則超過570 億美元，市場規模將迎來快速增長。

 

    UCIe：實現Chiplet 互聯標準的關鍵。隨著Chiplet 逐步發展，未來來自不同廠商的芯粒之間的互聯需求持續提升。今年三月份出現的UCIe， 即UniversalChiplet Interconnect Express，是一種由Intel、AMD、ARM、高通概念股、三星、臺積電、日月光、Google Cloud、Meta 和微軟等公司聯合推出的Die-to-Die 互連標準，其主要目的是統一Chiplet（芯粒）之間的互連接口標準，打造一個開放性的Chiplet 生態系統。UCIe 在解決Chiplet 標準化方面具有劃時代意義。

 

    借助UCIe 平臺，未來有望實現更加完整的Chiplet 生態系統。UCIe 產業聯盟發布了涵蓋上述標準的UCIe1.0 規范。UCIe 聯盟在官網上公開表示，該聯盟需要更多半導體企業的加入，來打造更全面的Chiplet 生態系統。同時，加盟的芯片企業越多，意味著該標準將得到更多的認可，也有機會被更廣泛的采用。UCIe標準出現的最大意義在于，巨頭們合力搭建起了統一的Chiplet 互聯標準，這將加速推動開放的Chiplet 平臺發展，并橫跨x86、Arm、RISC-V 等架構和指令集。

 

    在UCIe 標準下，未來或許能推出同時集成x86 的Chiplet 芯片和RISC-V 的Chiplet 芯片的處理器，并通過架構的混用同時滿足PC 和移動應用生態的需求。

 

    先進封裝：將Chiplet 真正結合在一起的關鍵。UCIe 聯盟為Chiplet 指定了多種先進封裝技術，包括英特爾EMIB、臺積電CoWoS、日月光FoCoS-B等。Chiplet雖然避免了超大尺寸die，但同時也意味著超大尺寸封裝，又高度融合晶圓后道工藝，更在封裝方面帶來了極限技術挑戰，如封裝加工精度和難度進一步加大，工藝窗口進一步變窄，通用設備比例降低，設備升級需求大等。除此之外，散熱和功率分配也是需要考慮的巨大問題。目前頭部的IDM 廠商、晶圓代工廠以及封測企業都在積極推動不同類型的先進封裝技術，以搶占這塊市場。

 

    芯片測試：保證Chiplet 良率，使Chiplet 能夠正常運行，測試設備數量和性能都有更高需求。由于Chiplet 中封裝了多個die，每一個die 都不能失效才能保證Chiplet 正常運轉。過去對于一些較低成本的芯片通常采取抽檢，但若采用Chiplet 則需要全檢，以確保每一個die 都能正常工作。在對異構集成進行測試時，一方面要確保組裝的裸晶功能完好，另一方面還要提高裸晶在系統中的自檢能力。不同于標準IP，Chiplet 設計難度大幅增加，需要產業鏈上下游廠商協同設計，因此在測試方法上也更加復雜和困難。

 

    后摩爾時代，Chiplet 給中國集成電路產業帶來了巨大發展機遇。首先，芯片設計環節能夠降低大規模芯片設計的門檻；其次半導體IP 企業可以更大地發揮自 身的價值，從半導體IP 授權商升級為Chiplet 供應商，在將IP 價值擴大的同時，還有效降低了芯片客戶的設計成本，尤其可以幫助系統廠商、互聯網廠商這類缺乏芯片設計經驗和資源的企業，發展自己的芯片產品；最后，國內的芯片制造與封裝廠可以擴大自己的業務范圍，提升產線的利用率，尤其是在高端先進工藝技術發展受阻的時候，還可以通過為高端芯片提供基于其他工藝節點的Chiplet 來參與前沿技術的發展。

 

    投資建議：Chiplet 作為目前受到廣泛關注的新技術，給全球和中國的半導體市場帶來了變革與機遇，建議積極把握Chiplet 技術帶來的投資機會，關注：（1）芯原股份：國內領先的一站式芯片定制服務和半導體IP 授權服務的企業，利用Chiplet 技術進行IP 芯片化，有望給公司帶來全新商業模式；（2）通富微電概念股：

 

    國內領先的封裝企業，在先進封裝方面公司已大規模生產Chiplet 產品，7nm產品已大規模量產，5nm 產品概念股已完成研發即將量產；（3）長電科技：國內封裝測試龍頭企業，近年來重點發展系統級（SiP）、晶圓級和2.5D/3D 等先進封裝技術，并實現大規模生產；（4）長川科技龍頭股：國內領先的集成電路測試設備企業，Chiplet 芯粒的測試與先進封裝將為公司帶來新機遇；（5）華峰測控：國內領先的集成電路測試設備企業，同樣受益于Chiplet 芯粒測試龍頭股與先進封裝概念股帶來的機遇；（6）興森科技：國內IC 封裝基板領先企業，在應用Chiplet 技術的先進封裝材料領域有望持續拓展；（7）華大九天：Chiplet 技術的應用需要EDA 工具的全面支持，公司作為國內EDA 龍頭，有望在Chiplet 領域進行拓展。

 

    風險分析：Chiplet 及配套技術發展不及預期，UCIe 標準推進不及預期，下游市場需求不及預期。

 

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